Bilanz der Quelle: TSMC fertigt den HBM4-Base-Die erstmals im N12-Logikprozess statt im DRAM-Prozess und senkt die Spannung von 1,1 auf 0,8 Volt, was rund 1,5-fache Effizienz bringen soll. Für C-HBM4E geht es auf N3P bei 0,75 Volt und doppelter Effizienz, wobei der Speichercontroller aus dem Host-Chip in den Stapel wandert und die PHY komplett kundenspezifisch wird.
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Die Inhalte dieses Artikels wurden automatisiert mittels Künstlicher Intelligenz generiert. Die zugrundeliegenden Daten stammen von trendforce.com. Es erfolgte keine manuelle redaktionelle Bearbeitung.
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