Bilanz der Quelle: Samsung hat auf dem VLSI-Symposium 2026 einen VLSI-Paper veröffentlicht, der ein dreidimensionales Transistor-Design mit 42-Nanometer-Gate-Pitch und Nanosheet-Kanälen in beiden Polaritäten präsentiert. Das CFET-Design erhielt eine Bewertung von 8,29 von 10 Punkten. Die Lücke zwischen Forschung und Produktion bleibt jedoch groß, da Gate-All-Around-Nanosheets bei drei Foundries noch nicht in der Produktion sind.
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Die Inhalte dieses Artikels wurden automatisiert mittels Künstlicher Intelligenz generiert. Die zugrundeliegenden Daten stammen von insidedeeptech.com. Es erfolgte keine manuelle redaktionelle Bearbeitung.
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